Revista de ingeniería informática y tecnología de la información

Modelo de detección de finalización para un comparador digital

Dimitar ST

Modelo de detección de finalización para un comparador digital

Se ha analizado el proceso de conmutación en un comparador de magnitudes multibit, así como la latencia con la que se forman las características de salida. Se presenta un análisis crítico de los posibles métodos para la evaluación de la latencia de la compuerta lógica, a saber, la disyunción de señal de doble carril, el elemento C de Muller y la lógica de convención nula (NCL). En relación con las conclusiones obtenidas, se ha propuesto un nuevo circuito lógico económico para la realización de la detección de finalización al realizar la comparación de operaciones. El circuito lógico sintetizado se basa en el paralelismo en el circuito comparador. La señal generada por el circuito mencionado anteriormente permite que el comparador funcione en las condiciones de control asincrónico.