Revista de ciencia de la energía nuclear y tecnología de generación de energía

Un diseño eficiente de un multiplicador segmentado sin signo de 32 bits basado en FSM utilizando Verilog HDL

Hema Chitra * , R Dhanasekaran, V Rajya Ganesh y Preeti Maddhyeshia

Este artículo muestra una modificación del multiplicador pipeline de 32 bits basado en FSM. Utiliza sumadores de acarreo anticipado (CLA) y sumadores de acarreo selectivo (CSA) en lugar de sumadores de acarreo de ondulación (RCA) en el multiplicador pipeline basado en FSM de 32 bits para reducir el retraso de propagación del acarreo. El diseño de hardware propuesto se basa en el algoritmo de desplazamiento y adición para el proceso de multiplicación. Nuestro diseño de multiplicador pipeline sugerido ha reducido el sumador y ha añadido el producto parcial de forma secuencial para aumentar la frecuencia operativa máxima y reducir los recursos de hardware. El informe de síntesis muestra que el multiplicador pipeline de 32 bits basado en FSM modificado tiene menos retraso y menos uso de recursos lógicos que el multiplicador pipeline basado en FSM. La simulación se realizó en Xilinx Vivado 2017.4 (Verilog HDL).

El diseño propuesto crea una instancia del sumador de selección de acarreo para el proceso de adición parcial de productos; el sumador de selección de acarreo es más rápido que el sumador de acarreo de ondulación. La compensación entre demora y consumo de energía se ha reducido y la energía se ha incrementado en comparación con el método existente. El método propuesto se puede utilizar para la operación de multiplicación en cadena de alta velocidad.