Revista de Ingeniería Eléctrica y Tecnología Electrónica

Diseño de una celda sumadora de prefijo paralelo CMOS de bajo consumo

Shaochen Yang, Lau KT y Yufei Zhang

La suma es la operación básica en muchas aplicaciones electrónicas modernas . Como el sumador más rápido, el sumador de prefijo paralelo es el de mayor interés para muchos diseñadores de circuitos. Durante las últimas décadas, el voltaje de suministro y el tamaño de los transistores se han reducido enormemente. Con cada vez más transistores integrados en un solo chip, debe atenderse el problema de la potencia. El sumador de bajo consumo se ha estudiado durante años y se proponen muchas soluciones. En este artículo, se diseña un nuevo circuito a nivel de transistor. La celda de circuito propuesta emplea lógica de compuerta de transmisión y una estructura basada en MUX. Las simulaciones se realizan utilizando Cadence® Virtuoso Spectre Simulator. El resultado muestra que el nuevo sumador demuestra un mejor rendimiento en términos de disipación de potencia, lo que ahorra más del 5% de energía en comparación con los sumadores lógicos CMOS convencionales con diferente longitud de palabra.